越来越多的工艺选项正在给半导体行业造成一定的混淆。代工厂在现有工艺节点上又套用各种新的节点和不同的工艺选项充斥着市场，混淆的蔓延趋势给芯片代工制造商带来了各种挑战。
既有完整的节点工艺，如10nm、7nm以及正在研发中的5nm和3nm，但也有越来越多的半节点或”小节点（node-lets）”，包括12nm，11nm，8nm，6nm和4nm。
“小节点”是全节点的衍生物。例如，12nm和11nm是比16 / 14nm稍微先进一点儿的版本，8nm和6nm被归于7nm范畴。
这就变得不那么直观了，因为节点名称不能像过去那样直接反映规范的晶体管实际物理尺寸。事实上，一些芯片制造商吹捧节点名称的目的是显示其在工艺过程中的领导地位。然而在现实中，这些任意数字被许多业内人士看作是他们的营销术语而已。
了解“节点号”是很容易的，代工客户面临的挑战是在设计中决定用哪一个工艺，以及它能提供什么价值？在IC设计成本不断攀升的情况下，客户无法在每一个节点都开发一种新芯片。 “所以你必须学会优选，”西门子Mentor的总裁兼首席执行官Wally Rhines说。 “你必须了解你的需求，了解（代工厂的）能力。”
对于代工厂来说，挑战在于为所有这些新工艺加速。预计在2018大批量生产的10nm、7nm工艺都是基于今天的16nm、14nm FinFET晶体管缩放为更复杂的版本。在FinFET，电流的控制是通过将栅极加到鳍的三个面上实现的。
图1：FinFET与平面结构比较 来源：Lam Research
10nm / 7nm的第一个版本将使用光学光刻技术和多图形发生模式，引入更多的掩模层和更小的特征尺寸进入组合。10nm／7nm时发现缺陷更难，在不同的制造设备之间转换也有点儿烦。
显然，该行业正面临挑战。“代工厂使用7nm技术生产可能会令人失望，” Gartner分析师Samuel Wang说。“我的理由是，7nm设计的首次芯片成功率将比以前的节点低很多。高的设计成本、设计的复杂性，与客户深度的合作关系使得7nm SoC芯片设计很难做到一次流片成功。”
随着时间的推移，芯片制造商有望解决问题。为了简化工艺，供应商希望在7nm第二阶段或5nm时使用极紫外（EUV）光刻。然而，EUV仍有挑战。
FinFET预计可缩放到5nm。超过之后，芯片制造商正在研究各种类型的下一代晶体管。客户也正在评估其他选择，比如先进封装。
总之，全节点工艺节奏已从传统的2年周期延长至2.5年和3年之间。尽管如此，利用全节点和小节点，该行业仍面临着以更快的速度交付更多复杂技术的压力。 “即使你有很多节点和很多内节点（inter-nodes），都没有关系，”应用材料半导体产品集团高级副总裁Prabu Raja说。“我们处在一个加速的时间线上，客户每年都在为我们带来这些变化。”
01
何谓节点？
芯片由晶体管和互连组成。晶体管作为开关，互连位于晶体管顶部，由微小的铜导线组成，将电子信号从一个晶体管传输到另一个晶体管。
图2：带有前端和后端的芯片图像 来源：维基百科
芯片有10到15层的铜互连。一般来说，第二金属层，称为金属二（M2），间距较紧密。“从历史上看，一个技术节点的名称是基于部分的紧密的间距，通常是最精细的布线间距（M2），”TechInsights分析师Andy Wei在一次演讲中说。
在每一个节点，芯片制造商以0.7x的比例缩小晶体管的尺寸。使用光刻技术缩小晶体管尺寸，在每个节点可提供15%的性能提升，加上35%的成本降低，50%的面积增益和40%的功率减少。计算准则为芯片制造商行进的各种工艺节点数值纳米的名称，如90nm，65nm，45nm等等。
然而，在28nm之后开始失效。英特尔还是继续遵循0.7x的等比例缩放趋势。但在16nm、14nm，其他人开始脱离了传统的方法和放宽了金属间距。“之前节点名称的使用与被指定的金属间距相关，”Wei说。“在某些时候，我们开始偏离间距，更着眼于下一个节点和特征尺寸。”
因此，节点名称和规格与M2间距不符，在每个供应商之间也不匹配。总之，今天的节点名称“更像是一个基于市场的数字，”他说。“当然，每一个节点，都是对最后一个节点的改进。”
更重要的是，在28nm之后缩放晶体管的规格将变得更加困难。光刻技术对某些可以提供收缩，但不能保证对所有的规格都适用。
因此，单个晶体管的成本－一个重要的度量尺度，不再以陡峭的线性曲线变化。 “如果我们绑定在实际间距上，我们就要偏离这条曲线。如果我们用金属间距除以一个实际因子来命名节点名称，它确实变得平坦了，它实际上并没有达到我们预期的缩放标准。”Wei说。
此外，在不断升级的设计成本下，只有很少的代工客户有能力转移到先进的节点。平均的集成电路设计成本16 / 14nm芯片是8000万美元，与之相比较的是28nm平面器件只有3000万美元（设计成本），根据Gartner的数据。一个7nm芯片的设计成本约为2亿7100万美元。
转移到16nm / 14nm FinFET对许多顾客来说是相当昂贵的。“如果客户不需要FinFET的功能，他们甚至不会考虑它，因为它的成本增加是显著的，”美国联华电子销售副总裁Walter Ng说。“我们仍然看到很多顾客集中在28nm，寻求FinFET的客户很少。”
并非所有的应用都需要先进的节点。“例如汽车物联网，很多客户承受不起最高端的节点。因为很多汽车肯定不是处在最前沿技术，”Ng说。
有代工客户能承受高级节点的设计成本，他们需要像智能手机这样的传统应用的最新工艺。
新的驱动来自人工智能，机器学习，甚至加密数字货币。“随着学习应用的深入席卷全球，大量的训练需要大量的计算能力，通常采用GPU和专用处理器加速，”D2S首席执行官Aki Fujimura说。“这一需要将增加世界对高性能计算的需求，所以绝对有必要进入到7nm节点和以下。GPU加速，特别是对于模拟、图像处理和深入学习非常有用。为了所有这些目的，我们还没有足够的计算能力去做我们想做的事情。”
为了实现这一目标，半导体产业不能停止或者延缓，这就是为什么芯片制造商继续寻找新的方式来推动芯片缩放。其中许多属于一个被称为“过度缩放（over-scaling）”的广义范畴，英特尔称之为“超缩放技术（hyper-scaling）”。
例如，在22nm和20nm开始，芯片制造商开始使用193nm沉浸式光刻技术和各种多图形发生技术。旨在降低超越40nm后的间距，多图形发生技术涉及几种光刻工艺、蚀刻和沉积步骤（在代工厂）。
同时，该结构已经从平面转移到三维，FinFET就是最好的例子。那么，你就有了全栅覆盖结构（gate-over-contact）和其他结构。这反过来又会改变材料的集成组合。“当你想到要垂直的时候，有很多新的材料。你怎样沉积它们？如何刻除它？在对应用材料的思考方面我们看到一个大的变化，”应用材料的Raja说。
然后，另一个例子是厂商使用设计技术协同工艺优化，这里的想法是在每个节点的标准单元布局中减少通道高度和单元大小。
标准单元是预定义的逻辑元件设计，单元被布置在网格中。通道定义了一个标准单元版图的高度。例如，10nm可能有一个7.5倍通道的高度，以及64nm栅间距和48nm金属间距（IMEC）。
然而，在7nm，高度从7个通道降到6个通道，56nm栅间距及36nm的金属间距（IMEC）。
图3：通过缩放助推器启用的标准单元格库缩放 来源：IMEC
这反过来提供了一个0.52x缩放比例的提高。“尺寸缩放与标准单元通道高度缩放齐头并进，”IMEC半导体技术和系统执行副总裁An Steegen说。“这种组合给你一个50%面积收缩从节点到节点。”
从14nm开始，英特尔通过双高通道技术又往前走了一步，在那里两组通道被组合。“（英特尔）利用了原来的宽标准单元并把它折叠起来，”TechInsights的Wei说。“从表面上看，它实际上是使用了更多的面积。它虽然很窄，但它倍增了高度。折叠使它们减少了面积。当折叠单元时，您还可以使用更小的线宽，并具有较低的总电阻和更高的性能。”
这项技术是否会使晶体管曲线的传统成本下降，是一个有争议的问题。但是这和其他技术一起正在成为方案中必不可少的一部分。 “你需要它，因为每个新节点都增加了大量的复杂性，”格罗方德首席技术官Gary Patton说。“你需要超缩放技术，你需要比2.0x更大的超缩放才能满足需求。”
那么，一个节点／小节点（有时也被称为“内节点”）的定义是什么？“完整的节点（全节点），至少从英特尔的角度来看，需要比上一个节点目标接近于2倍的晶体管密度的改善，”英特尔高级研究员工艺体系结构与集成总监Mark Bohr解释说。“全节点也体现在我们通常介绍的主要技术变化，如高k金属栅和FinFET。内节点是对全节点进一步优化的地方。”
02
选择的困惑
不管怎样，代工客户正在面临一些令人困惑的选择。有些选项在下面的表格中列出。
表1：代工厂计划和他们今天的地位 来源：分析师、代工报告/SE
破译节点的方法之一是将英特尔的策略与别人区分开。英特尔引入了一个完整的节点工艺，然后在同一工艺上发展增强。“英特尔喜欢每三年采取一次大的步骤，然后再进行非重新设计的小迭代，”Bohr说。
其他芯片制造商开发全半节点或节点的名称看起来比英特尔的工艺领先些 ，“其中一些是竞争姿态，”英特尔在工艺竞争中仍处于领先地位，Bohr补充说。
代工厂虽然给客户多种选择，我们假设16nm / 14nm是一个出发点，“有些人会停留在14nm然后直接跳到7nm，格罗方德的Patton说。“有些人正在寻找14nm的延伸。”
例如，12nm是16 / 14nm延伸。它提供了比16nm / 14nm表现略好的性能。
处于领先优势的代工厂正在加紧冲刺10nm / 7nm。英特尔的14nm工艺大致相当于其他工厂的10nm。英特尔的10nm大致相当于格罗方德、台积电的7nm，以及三星的8nm。
“在所谓的‘7nm区’有四种技术产品，”Patton解释说。“我们可以争论谁的密度最高，性价比最好。但他们都在PPAC的同一个编码区内。”
Patton指的是客户能力、性能、面积和成本的关键指标。那么什么节点可提供最好的PPAC？和之前一样，它在很大程度上取决于设计与应用。“代工客户足够精明，知道选择谁和使用什么工艺将最终取决于技术的性能、客户和代工厂之间的和谐关系及其他经济因素，” Semico Research制造总经理Joanne Itow说。
一位不愿透露姓名的代工客户介绍了一种可能的策略。一般来说，一个公司的旗舰芯片产品会定向于一个全节点工艺，例如根据代工厂的情况选择16nm / 14nm或7nm。
其次，可能会有一些衍生产品或新的芯片使用16nm / 14nm。这样的话，这些公司会选择12nm / 11nm半节点工艺。“与其缩放所有的层，不如选择12nm / 11nm小节点缩放选定的层，”根据代工厂的说法。“那么，我可以从14nm进到11nm或介于两者之间而不需要添加光罩层，增加复杂性或成本。”
11nm 和／或12nm有吸引力还有另外的原因。在许多情况下，IP在16nm、14nm、12nm和11nm之间是相似的，让它移动到这些节点是一个相对简单的决定。但如果IP在12nm和/或11nm不可用，代工客户就会避免移动到这些小节点。
从那里，客户可以移动到7nm或相关变体，这一切都取决于生态系统。并非所有的代工厂和IP厂商都承担得起在每个节点和小节点上开发IP。“这使得小节点的采用变的复杂。这不仅仅是工艺技术，也是IP技术导致，” 据消息人士说。
因此，客户必须考虑整个解决方案。“您必须更深入地了解每个工艺并获得规范。选择工艺很多取决于什么对你的设计才是重要的，”Mentor的Rhines表示。“同样重要的是，代工厂有你可以利用的物理IP吗？或者你有能力综合RTL级IP到您的设计，并有信心它将工作。”
最重要的是，代工厂在7nm需要为客户提供更多的帮助。“代工厂除了在7nm做更多的技术储备，还需要花更多的时间来帮助设计公司降低设计成本、IP验证和首次流片成功以快速上市时间，”Gartner的Wang说。
还有其他方面的考虑，代工客户还必须检查各种工艺和器件并决定是否符合他们的需要。
不是所有的工艺都是一样的，但代工厂在10nm / 7nm的方向上基本是一致的。首先，他们使每个节点的鳍变高，变薄，从而提高驱动电流。例如，英特尔的14nm FinFET技术具有42nm鳍间距、42nm的鳍高度。在10nm，英特尔的鳍间距是34nm，鳍高度是53nm，意味鳍更高。
图4：鳍、金属、栅间距和单元高度（14nm Vs. 10nm） 来源：英特尔
鳍和其他结构的图形化，芯片制造商希望使用EUV光刻。EUV将帮助简化这一过程，但技术还没为10nm / 7nm准备好。所以一开始在10nm／7nm会使用193nm沉浸式、多图形发生技术。例如，使用193nm沉浸式和自对准的四模式（SAQP），英特尔为它的10nm工艺开发了一种36nm的金属间距。
英特尔的10nm工艺有12层金属层。它从铜转移到钴的最低两个互连层，获得一个5-10x的电迁移改进和2x的通孔电阻降低。
相比之下，格罗方德的7nm FinFET工艺有一个30nm的鳍间距，56nm接触栅极间距，和40nm金属间距。与英特尔不同，格罗方德采用的是自对准双图案化金属层。
“这给了你在后端更多的灵活性，”Patton说。“我们会以其他方式获得密度。因此，如果你有关键路径，你可以走更宽的线。”
在金属互连上格罗方德的策略也不同于英特尔。“我们大约在铜布线改进了100 x的电迁移。因此，我们可以继续使用铜，这在量产和简化复杂性方面有一定优势，”Patton说。
格罗方德使用了钴作为接触材料在线的中间（MOL），从而降低接触电阻。
图5：在不同节点的互连，接触和晶体管 资料来源：应用材料
然而代工厂在10nm/ 7nm量产时会有很多挑战，因此客户必须密切关注与技术相关的关键问题。“最大的挑战是边缘位置误差，这是CD和叠加的组合，”TEL的技术部高级成员Ben Rathsack说。“在MOL往往有一个挑战，那是前端连接到后端的地方，也是最复杂的地方。”
随着时间的推移，台积电和格罗方德希望在7nm的第二阶段引入EUV。相比之下，三星计划在7nm的开始就引入EUV技术。
这取决于EUV的准备程度。“如果EUV变得足够成熟，它可以帮助降低成本，也许在第二或第三代实施，这完全有可能发生，”Rathsack说。
03
下一步是什么？
目前还不清楚所有的节点名称是否会长期存在。一个更大的问题是FinFET将缩放到什么地步？“到5nm的路径是很清楚的，FinFET将至少延长到5nm。他们也有可能会扩展到3nm，”Lam Research首席技术官Rick Gottscho说。“这以后将有一些其他的解决方案，无论是水平或垂直的环栅，会有新的材料，这也将是一个很大的挑战。”
产业目前正在开发横向的环栅场效应晶体管（lateral gate-all-around FET）和纳米片（nanosheet FET）技术，在这两种情况下，一个FinFET器件被置于侧面，被环栅环绕着。
图6：截面模拟（a）FinFET，（b）纳米线，（c）纳米片 来源：IBM
现在说5nm和5nm以后的事还为时过早。“某些代工厂的5nm设备结构仍有一些不确定性。似乎台积电和格罗方德将决定采用FinFET，三星可能选择环栅－在5nm（和4nm）节点。英特尔这个时候仍然是未知数，“Gartner的Wang说。“除非有7nm 节点利用EUV获得量产成功的案例，否则我不相信设计师对5nm作出的承诺是智慧的。”
（本文译自SEMICONDUCTOR ENGINEERING，By Mark LaPedus）
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